Thesis/Internships on Semiconductor Device Modeling [ita]

I seguenti progetti sono disponibili per tesi di laurea magistrale e per internship (stage non curriculari) per laureati triennali o magistrali in Ing. Elettronica.

Modellizzazione di transistori di potenza in nitruro di gallio.

La progettazione di transistori di potenza in GaN è particolarmente complicata perché i programmi di Technology CAD è resa difficile dal fatto che il dispositivo ha un estensione ampia sul piano e una struttura molto fine in direzione vertical. Per questo motive sono particolarmente efficienti simulatori basati su trasporto su sottobande come NanoTCAD ViDES. L’attività di tesi/internship consiste nella messa a punto di metodi di simulazione di transistori e nell’analisi di transistori di Potenza con tecnologia GaN.

Relatori: G. Iannaccone, G. Fiori

Durata: 5 mesi equivalenti a tempo pieno

Il lavoro richiede:

  • Analisi della letteratura tecnica relativa alle recenti strutture di transistori GaN e alla fisica del dispositivo
  • Acquisizione di familiarità con metodi e programmi per la simulazione di dispositivi elettronici
  • Messa a punto dei metodi di simulazione
  • Svolgimento delle simulazioni e confronto con i risultati sperimentali industriali.

Pre-requisiti:

  • Capacità di programmazione (in un linguaggio qualunque, per es. C, MatLab).
  • Conoscenza della fisica dei dispositivi elettronici.
  • Capacità di comprensione dell’inglese della letteratura scientifica.

Competenze acquisite durante il lavoro di tesi:

  • Comprensione delle sfide principali nella ricerca e sviluppo su dispositivi di potenza
  • Familiarità con attività di ricerca industriale allo stato dell’arte nel settore dei semiconduttori di potenza.
  • Conoscenze approfondite della fisica e dell’ingegneria dei transistori GaN
  • Capacità di sviluppare un modello fisico e implementarlo in un codice di simulazione

Scaling e vincoli di potenza nella tecnologia CMOS a bassissima potenza

Questo progetto si concentra sull’analisi critica dei tradeoff attuali usati nella definizione dei criteri di scaling della tecnologia CMOS. Il lavoro prevede di riesaminare i criteri e i vincoli alla base delle scelte di scaling presenti nella Roadmap dell’Industria dei semiconduttori, e determinare se tali criteri possono essere modificati per applicazioni a bassissima potenza, e per dispositivi con leakage più alto e mobilità più alta dei transistori CMOS.

Relatori: G. Iannaccone, G. Fiori

Durata: 5 mesi equivalenti a tempo pieno

Il lavoro richiede:

  • Analisi della letteratura tecnica relativa ai criteri di scaling della tecnologia CMOS
  • Analisi dei tradeoff utilizzati nella International Technology Roadmap for Semiconductors
  • Definizione di specifici parametri di merito di una tecnologia CMOS per applicazioni a bassissima potenza
  • Definizione di nuovi tradeoff e di nuovi criteri di dimensionamento, ottimizzati per bassissima potenza.

Pre-requisiti:

  • Capacità di programmazione (in un linguaggio qualunque, per es. C, MatLab).
  • Conoscenza di dispositivi elettronici, sistemi microelettronici, elettronica digitale.
  • Capacità di comprensione dell’inglese della letteratura scientifica.

Competenze acquisite durante il lavoro di tesi:

  • Comprensione dei tradeoff principali nello scaling della tecnologia CMOS, e dei problemi di scaling dal singolo dispositivo alle architteture digitali
  • Capacità di sviluppare un modello fisico e implementarlo in un codice di simulazione